Оффер для RTL- и UVM-инженеров за 3 дня
Нанимаем в команду Semiconductors
Принимаем заявки 9–22 февраля
Формат Online
О команде
Мы занимаемся fаbless-разработкой микропроцессоров на базе открытой архитектуры RISC-V для использования в составе серверных, телекоммуникационных и сетевых продуктов, систем хранения данных, клиентских и других устройств. Охватываем полный цикл проектирования передовых систем на кристалле — от разработки собственного процессорного IP до поставки процессоров с сопутствующим программным обеспечением в составе продуктового решения. Также пишем системный софт для RISC-V-чипов: компиляторы, симуляторы, операционные системы и бенчмарки.
Направления, которым вы нужны
Wireless Systems & IP
Команда беспроводных технологий связи занимается end-to-end-разработкой модемного IP для современных стандартов, включая сотовую, спутниковую и другие виды беспроводной связи. Специалисты отвечают за маршрутные карты продуктов, создание архитектур, разработку и интеграцию систем связи на основе собственных СнК. А также моделируют работу устройств, исследуют перспективные технологии связи и развивают глубокую экспертизу в области мировых стандартов.
IP Dev
Инженеры разрабатывают и верифицируют архитектурные решения для процессорных ядер на базе RISC-V, подсистем памяти, криптографических IP и сетей на кристалле. Помимо проектирования «железа», специалисты создают собственные инструменты верификации (VIP) для проверки его работоспособности, оценки производительности и дальнейшего переиспользования в проектах.
SoC
Команда занимается проектированием, интеграцией и поставкой систем на кристалле на базе процессорных ядер с архитектурой RISC-V. Коллеги отвечают за весь маршрут ASIC-дизайна, включая разработку архитектуры будущей микросхемы и необходимых платформенных IP, интеграцию и верификацию дизайна, прототипирование на FPGA. А также разработку драйверов и встроенного ПО, интеграцию тестовых DFT-структур, физическую имплементацию, разработку корпуса и post-silicon-тестирование микросхем.
Требования к кандидатам
UVM Verification Engineer
Основные задачи:
- Разработка и реализация верификационных планов.
- Разработка, интеграция и поддержка автоматизированных тестовых окружений на UVM для IP/SoC.
- Подключение, конфигурация и использование готовых VIP для стандартных интерфейсов.
- Создание тестовых сценариев, тестов и системных стимулов для функционального тестирования.
- Написание SVA и функционального покрытия, анализ результатов.
- Интеграция модульных сред на системный уровень, постановка и поддержка регрессионного тестирования.
- Локализация и анализ ошибок на всех уровнях (от блока до системы) в сотрудничестве с командами разработки.
- Взаимодействие с архитекторами, RTL-инженерами и программистами для обеспечения качества продукта.
Что мы ожидаем от будущего члена команды:
- Опыт работы в области верификации цифровых схем или разработки RTL, включая академический опыт.
- Хорошее знание Verilog/SystemVerilog и практический опыт построения тестовых окружений.
- Опыт работы с RTL-симуляторами (VCS, Xcelium, QuestaSim).
- Навыки написания и отладки скриптов для автоматизации задач (Python/Perl/Tcl/Shell).
- Опыт работы в Linux-окружении и с системами контроля версий (Git).
- Понимание основ цифровой схемотехники и принципов функциональной верификации.
- Знание английского языка на уровне чтения технической документации.
Будет плюсом:
- Опыт работы с высокоскоростными интерфейсами (1G Ethernet, PCIe, SATA, USB, DDR3) и/или VIP для них.
- Использование формальной верификации.
- Умение работать с FPGA Xilinx.
- Знание языков программирования С/С++ или ASM.
- Опыт работы с DPI.
- Знания в области цифровой обработки сигналов (DSP).
- Знакомство с современными AMBA-интерфейсами (AXI4/5, AHB, AXI-Lite, AXI-Stream).
- Понимание пирамиды тестирования, стратегии покрытия.
- Знакомство с PyUVM, cocotb.
- Опыт работы с Jira и Confluence.
RTL Design Engineer
Основные задачи:
- Разработка сложных функциональных модулей для ASIC на Verilog/SystemVerilog.
Что мы ожидаем от будущего члена команды:
- Опыт разработки RTL от 2 лет.
- Знание Verilog/SystemVerilog.
- Опыт использования RTL-симулятора от 2 лет (any vendor).
- Опыт использования Linux.
- Знание английского языка на уровне чтения технической документации.
- Опыт работы с системами контроля версий.
- Знание современных интерфейсов (AXI, APB, AHB).
- Знакомство с интерфейсами периферии (SPI, UART, I2C, I3C).
Будет плюсом:
- Знакомство с make и скриптовыми языками (perl/python/tcl/shell).
- Опыт программирования на C/asm.
- Опыт работы с ПЛИС от Altera и/или Xilinx.
- Опыт разработки блоков помехоустойчивого кодирования.
- Знание стандартов LTE/5G L1.
- Опыт разработки и имплементации алгоритмов ЦОС.
- Опыт использования Python или MATLAB/Simulink.
- Знакомство с методами верификации.
Что мы предлагаем
- Возможность работать с профессионалами международного уровня.
- Личное участие в становлении процессов и продуктов.
- Культура инженерного эксперимента.
- Учебный портал, английский, участие в конференциях.
- ДМС с первых дней работы.
- Гибкий график и возможность работать удаленно.
О компании
YADRO — российская технологическая компания, основанная в 2014 году. Один из лидеров российского рынка ИТ-инфраструктуры, который создаёт полный цикл вычислительных решений — от разработки архитектуры и ПО до серийного производства.
